Clock-Signal oder doch nicht?
Hi Leute
Wie erkennt das Synthesetool im Webpack von Xilinx eigentlich ob es sich bei den Signalen um Clock-Signale handelt oder nicht?
Und kann ich das auch selbst bestimmen?
Danke
Hi Leute
Wie erkennt das Synthesetool im Webpack von Xilinx eigentlich ob es sich bei den Signalen um Clock-Signale handelt oder nicht?
Und kann ich das auch selbst bestimmen?
Danke
Wenn ein Signal irgendwo mit rising_edge oder 'event abgefragt wird, nimmt das Tool an, dass dies ein Clocksignal ist. Dann kommt es drauf an, woher dieser Clock kommt:
vom Clockpin, Clockbuffer oder DCM: alles OK
aus normalen I/O-Pin oder Kombinatorik : Warnung / Error
Ersteres ist zu bevorzugen ;-) Zweiteres kann zu "Schweinereieffekten" führen wie Asynchronität und dergleichen. Deshalb auch die Warnung.
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