Reset erzeugen

Reset erzeugen

Hallo miteinander,
Da ich nur über ein dauer Enable Signal(kein Reset vorhanden ) möchte ich aus diesem ein Reset erzeugen. Die
simulation (siehe Anhang) funktioniert soweit, nur bei der sysnthese
bekomme ich die Fehlermeldung: 'unsupported or non-rtl constructs
detected in the following modules'. im "Flag_proc" Prozess.
Könnte mir jemand sagen wie ich das korrigieren kann?

Vielen Dank.
Grüsße


library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;


entity ResetGenerator is
port( clock : in std_logic;
iEnablePin : in std_logic;
oResetOn : out std_logic
);
end entity;

architecture ResetGenerator_arch of ResetGenerator is

signal s_SetReset, s_ResetSet : std_logic;
signal s_count : natural;

begin
Flag_proc: process(iEnablePin,s_ResetSet)
begin
if iEnablePin'event and iEnablePin = '1' and s_ResetSet = '0'
then
s_SetReset