synthesisbare vhdl
Hallo Forum,
ich habe RTL precission tools benutzt, und auf meine fsm kommt die fehler meldung, bei simulation läuft das VHDL wunderbar, aber konnte nicht sinthetisieren.. weiss jemand, diese fehler meldung bedutet??
Error: File "G:/project_babe/../freitag09.05/steurungE.vhd", Line 147: Unsupported Clocking style: Signal/Variable COUNTE_X is assigned in async part before sync part ...
danke schön,
mit freundliche grüße