AND Gatter + FlipFlop

AND Gatter + FlipFlop

hi, also ich übe ein wenig mit VHDL zu programmieren, bin allerdings noch ziemlich am anfang.

folgende aufgabe wollte ich lösen: (Aufgabe 2b )
http://wwwhni.uni-paderborn.de/fileadmin/hni_eps/GTI_GRA_Klausuren/GTI_DT_Klausur_030409.pdf


ich habs so versucht, ist das richtig?
und wenn nicht, was muss da geändert werden?


entity myCircuit is
port( Clk: in std_ulogic;
Rst: in std_ulogic;
X : in std_ulogic;
Y : out std_ulogic);
end entity myCircuit;

architecture myArch of myCircuit is

begin
Y

Re: AND Gatter + FlipFlop

Hm, leider nicht ganz ... :-)

1) Y kann nicht aus zwei Prozessen zugewiesen werden (ist unresolved - dafür steht das u in std_ulogic, d.h. gibt auch ne Fehlermeldung im Simulator. Wäre auch ohnehin falsch.
Versuche stattdessen, ein 2. Signal zu verwenden, das in dem Prozess zugewiesen wird. (Das Signal "a" steht ja schon da ... musst Du aber noch deklarieren.)

2) Prozess: Beachte, dass dort das Signal X immer eingelesen wird, und dass der Ausgang a zu X wird ... dann steht im Grunde schon alles da.

Am besten versuch auch mal zu überlegen, was denn die Schaltung machen soll.

Also, auf ein Neues :-)



PS: BTW, ich würde das Ergebniss Y immer nachtakten.

Re: AND Gatter + FlipFlop

(Aufgabe 2b )
http://wwwhni.uni-paderborn.de/fileadmin/hni_eps/GTI_GRA_Klausuren/GTI_DT_Klausur_030409.pdf


Also auf ein Neues.
Ich hätte jetzt folgende Lösung anzubieten, wäre diese Richtig?:


entity myCircuit is
port( X : in STD_LOGIC;
Clk : in STD_LOGIC;
Rst : in STD_LOGIC;
Y : OUT STD_LOGIC);
end entity myCircuit;


architecture myArch of myCircuit is

signal a : STD_LOGIC;

begin
Y