Frage zu FIFO
Hallo zusammen! Ich arbeite mit VHDL erst seit ein paar Wochen und hab folgendes Problem: Ich hab code für einen FIFO geschrieben und in Modelsim läuft alles genauso wie es soll. Bei der Synthese gibt es auch keine Fehlermeldungen aber dort wird deutlich, dass ich meinen FIFO sehr umständlich geschrieben haben muss. Meine Frage ist jetzt, wie kann ich die Performance verbessern?
Hier mein Problem:
Delay: 10.886ns (Levels of Logic = 34)
Source: difference_2 (FF)
Destination: empty_sig_BRB0 (FF)
Von dem signal difference bis zu empty gibt es 34 (!!!) logiclevel?!?! das is doch viel zu viel oder?
Ich lasse alles in einem Prozess erledigen weil ich nicht weiß wie ich das anders hinbekommen kann. Wie könnte ihc das ändern?
if (reset = '1') then
write_address