Volladdierer, Ripple Carry und weitere Aufgaben
Hallo,
ich bin neu hier und versuche mich gerade in VHDL. Da ich probleme den ModelSim von Xilinx zum laufen zu bringen, besteht für mich nur die Möglichkeit, die Syntax prüfen zu lassen und die stimmt so. Leider kann ich mir keine Signale anschauen, um die Semantik meiner Ideen zu prüfen:
Zu meiner 1. Aufgabe: Entwerfen Sie ein Volladdierer in VHDL!
Das war an sich laut der Schaltungstabelle leicht:
library IEEE;
use IEEE.std_logic_1164.all;
entity VA is
port ( A, B, C0 : in std_logic; -- Eingangssignale
C1, S : out std_logic ); -- Ausgangssignale
end VA;
architecture VERHALTEN of VA is -- Beschreibung der Funktion
begin
S B,
C0 => C0,
C1 => C1,
S => S);
-- HStimuli einfügen
DATEN : process
begin
wait for 100 ns; -- Initialisierung
A