port map

Hallo Leute! Ich fange gerade an VHDL zu lernen und dabei bin ich auf folgende Frage gestoßen:

Ist es möglich beim Erstellen einer Port-Map den STD_LOGIC_VECTOR einer Komponente gleich auf zwei unterschliedliche Vektoren zu verteilen, die zuammen gesehen wieder die Länge des "Komponentenvekotrs" haben?

Vielen Dank schon mal für eure Hilfe!