Wenn ich eine Simulation in ModelSim Starte, krieg ich immer folgende Meldung:
# ** Error: (vsim-3601) Iteration limit reached at time 0 ns
Hatte die zuvor nie... jetzt kommt sie plötzlich bei allem, das ich testen möchte.
Hat jemand eine ahnung, an was dass es liegen könnte?
Vielen Dank für eure Hilfe!
Gruss LukeS
Edit: übrigens mein Projekt (falls es jemanden interessiert): www.zhwin.ch/~woodtluk/DCF77.zip
Schau mal nach der Einheit der Simulationszeit im Modelsim Einstellungen für das Projekt nach. Kann sein, dass da eine zu kleine Einheit eingestellt ist, und deshalb das Limit erreicht wird. Vielleicht gibts bei der kostenlosen ja sowas wie ne Begrenzung in der Richtung.
Danke für die Antwort
Leider kann ich in den Einstellungen nichts zur Zeiteinheit einstellen.
Ausserdem hab ich was das Zeitverhalten (der Testbenches) angeht nichts geändert. Aber irgendwas muss ich geändert haben, so dass es jetzt nicht mehr funktioniert. Leider weiss ich nicht was es sein könnte.
Gruss LukeS
Hallo LukeS,
poste doch mal Deinen Code - aber keie 35 MB we das
Projektfile - nur das VHDL.
Hast Du irgendwo ne loop, die immer wieder durchlaufen
wird, ohne dass Zeit vergeht (ausser delta delays). Sowas
in der Art:
2 concurrent assingments:
a
Mhm, hab hier unter Linux jetzt kein Modelsim drauf. Ich schau mal Morgen auf "Arbeit" nach...
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http://editthis.info/freefpga
=================
Hallo
Leider kann ich Deinen Fehler nicht nachvollziehen. Verrate doch mal, welche der Testbenches betroffen ist...
Ach ja, lösche doch mal die Waveform aus dem Archiv, dann sollte es sich merklich verkleinern.
Gruß DaMicha.
Erstmal: Danke euch allen für eure Bemühungen!
Hier ist der Link zu den Source-Files:
http://www.zhwin.ch/~woodtluk/DCF77Source.zip
Ich habe mal ein neues Projekt erstellt und alle Files darin neu geladen. Jetzt funktioniert die Simulation wieder. Warum auch immer...
Leider tun meine Components bzw. die Test-Benches nicht was sie sollen.
Ich habe das Gefühl, dass ich etwas mit den Testbenches nicht richtig mache.
Zur Info meines Projekts:
Clk_div.vhd sollte den 1MHz Takt auf 500Hz runterteilen
Sync_sec0.vhd sollte die Nullte Sekunde aus dem DCF77 Signal analysieren
Sample_gen.vhd erzeugt einen Sekunden Takt und ein Sample Signal, dass zur Analyse des DCF77 Signals verwendet wird
DCF77_decoder.vhd Analysiert die entscheidenden Bits des DCF77 Signals
Signal_decoder.vhd wird nicht verwendet
Gruss LukeS
Hallo LukeS.
Das neue Archiv unterscheidet sich vom Inhalt ja nun komplett von dem alten!
Schreibe doch nochmal genau, welche Testbench nicht das gewünschte Verhalten liefert.
Also die Testbenches an sich laufen ja...
Gruß DaMicha.
Ach ja,
falls Dein Modelsimproblem gelöst ist (wie auch immer ;), dann mache doch bitte ein neues Topic z.B. im Thread "Anfänger" oder "Allgemeines" auf.
Gruß DaMicha.
DaMicha schrieb:
Das neue Archiv unterscheidet sich vom Inhalt ja nun komplett von dem alten!
Komisch... sollten eigentlich die selben *.vhd Files sein einfach ohne die ModelSim-Projektdateien.
Ich werd mir das Ganze nochmal anschauen und dann einen neuen Thread erstellen (falls nötig).
Auf jeden Fall:
Vielen Dank euch allen!
Gruss LukeS