Problem mit takt (FSM)
Hallo Alle!
ich habe mir ein fsm geschriebenund ja ich ich habe ein interne cpld clock mit dem ich meine zustaenden steuere.Mein problem lautet:ich will in einem bestimmten zustand mit einem externen clock als bedienung arbeite.DAs heisst ich habe dieses zustand so definiert dass wenn ich eine negativen flanke vom externen clock bekomme kann mein counter hochzaehlen und dann next state erreichen sonst bleibe ich in diesem zustand.hat jemand irgendeine Ahnung oder ist sowas möglich in VHDL.
MFG
Safiwave