component immer mit port(...) ?
Hi!
Ich arbeite mich derzeit in der wenigen Freizeit etwas in VHDL ein, und nutze dafür ein Spartan 3 von Xilinx mit Web ISE.
Wahrscheinlich werden in naher Zukunft daher einige VHDL-bezogene Fragen auftauchen, die ich gerne hier im Forum stellen möchte (1. Google-Hit!).
Zum Beginn eine ganz einfache (?) Frage:
Bei der Strukturbeschreibung muss man ja per component die Komponenten definieren, z.B. per:
component MYENTITY
port (A : std_logic);
end component MYENTITY;
Meine Frage nun:
Ist das erwähnen der ports notwendig?
Ich habe nirgendwo eine Möglichkeit gesehen, die port-list einfach wegzulassen, so dass ggf. automatisch bei späterer Instanziierung die ganz normale Portdefintion aus der entsprechenden Entity-Beschreibung genutzt wird.
So müsste man ja stets die Portlists doppelt halten und pflegen.
Weiss da jemand eine Antwort ?
Danke!