Artikel in der Design & Verification
Hallo,
ich würde gerne mal den Folgendne Artikel diskutieren.
Was haltet Ihr davon?
Gruesse,
Dr.
Hallo,
ich würde gerne mal den Folgendne Artikel diskutieren.
Was haltet Ihr davon?
Gruesse,
Dr.
Hallo,
ich kann dazu nur aus Sicht der programmierbaren Logik etwas sagen. Hier sind die mulimillionen Gatter Designs noch nicht so breit gestreut. Wir sehen bei unseren Kunden eine große Bereitschaft auf VHDL umzusteigen (von Schaltplan, ABEL oder AHDL). Also wird die Zahl der VHDL-Anwender (zumindest in Europa) noch weiter stark ansteigen.
Ein Aussterben von VHDL im Bereich der CPLDs und FPGAs ist deshalb meiner Meinung nicht zu erwarten.
Kritisch kann es für Firmen werden, die große ASIC Designs mit VHDL entwickeln und dort an die Grenzen der Tools stoßen.
Gruß
Bernd
Hi, ich nutze Synplify und Modelsim. Ich kenne niemand, der mit Verilog arbeitet. Ich habe auch noch nicht davon gehört, dass das jemand möchte.
Man sollte auch bedenken, ob der Autor objektiv ein Für und Wieder darstellt. Hab ich in dem Artikel nicht gefunden. Man sollte bedenken, dass Verilog das Produkt einer amerik. Firma ist und VHDL von einem europ. Gremium kommt. Da gehen die Argumente schnell ins Subjektive.
Chopin ist genial
Man kann ja auch den Weg gehen, VHDL für die Synthese zu verwenden, und die Testbenches mit System Verilog zu schreiben. Hab ich hier im Institut auch schon gesehen.
Aber bei VHDL muss schon in nächster Zeit was passieren, wenn es weiter benutzbar bleiben soll in Richtung abstrakteres Modellieren und dergleichen. Zumindestens für die Systemspezifikation grösserer Designs eignen sich im Moment andere Sprachen wohl besser, weil da einige Sachen in VHDL fehlen. Aber mal sehen, was da in nächster Zeit noch passiert, Stichwort objekt orientiertes VHDL.
Ich habe das eBook Grundlagen VHDL und FPGA gelesen, das ist gut
Siehe www.ebookaktiv.de
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